PROFILE

名前夏井　雅典
所属東北大学 電気通信研究所
職名准教授
E-MAILnatsui [at] riec.tohoku.ac.jp

学歴

2000/3東北大学工学部情報工学科卒業
2000/4東北大学大学院情報科学研究科システム情報科学専攻 博士課程前期2年の課程入学
2002/3同上修了
2002/4東北大学大学院情報科学研究科システム情報科学専攻 博士課程後期3年の課程進学
2003/4東北大学大学院情報科学研究科情報基礎科学専攻 博士課程後期3年の課程転専攻
2005/3同上修了
最終学歴博士（情報科学）

職歴

2002/4～2005/3日本学術振興会特別研究員
2005/4～2007/3豊橋技術科学大学情報工学系助手
2007/4～2008/3同助教
2007/4～2008/3豊橋創造大学経営情報学部非常勤講師
2008/4～2014/6東北大学電気通信研究所助教
2008/4～2014/6東北大学大学院工学研究科助教（兼務）
2009/4～2015/3東北工業大学環境情報工学科非常勤講師（兼務）
2010/3～2014/6東北大学省エネルギー・スピントロニクス集積化センター助教（兼務）
2010/8～2015/5東北電力株式会社総合研修センター非常勤講師（兼務）
2014/2～2014/6東北大学国際集積エレクトロニクス研究開発センター助教（兼務）
2014/7～現在東北大学電気通信研究所准教授
2014/7～現在東北大学大学院工学研究科准教授（兼務）
2014/7～現在東北大学工学部准教授（兼務）
2016/1～現在東北大学スピントロニクス学術連携研究教育センター准教授（兼務）
2018/3～2018/9Visiting Professor at University of Toronto（Concurrent）

学会等の役員

2008/4～2012/3情報処理学会システムLSI設計技術研究会・運営委員
2010/4～2012/3多値論理とその応用研究会・幹事
2011/5IEEE ISMVL2011・Panel Session Moderator
2012/5IEEE ISMVL2012・Panel Session Moderator
2013/1～2015/12IEEE ISMVL・Executive Subcommittee Members-at-large
2016/5IEEE ISMVL2016・Financial Chair
2015/4～2016/3電子情報通信学会集積回路研究専門委員会・運営委員
2015/8～2019/6VLSI Circuits Symposium・TPC Member
2015/10～2017/9SSDM・Steering Committee Member
2016/4～2018/3情報処理学会東北支部・広報幹事
2016/6～2018/5電子情報通信学会集積回路研究専門委員会・幹事補佐
2018/6～2020/5電子情報通信学会集積回路研究専門委員会・幹事
2019/1～2020/12IEEE SSCS Japan Chapter・Treasurer
2016/9～2020/9多値論理研究会・庶務担当幹事
2016/6～2022/5International Workshop on Post-Binary ULSI Systems・General Chair
2020/6～2022/5電子情報通信学会東北支部・会計幹事
2021/1～2022/12IEEE SSCS Japan Chapter・Secretary
2016/4～2023/3ニューパラダイムコンピューティング研究会・幹事
2020/9～2022/8多値論理研究会・技術担当幹事
2019/6～現在電子情報通信学会英文論文誌C・編集委員
2022/6～現在電子情報通信学会東北支部・運営委員
2022/9～現在多値論理研究会・委員長

受賞

2001/8電気関係学会東北支部連合大会 情報処理学会東北支部奨励賞
2003/8電気関係学会東北支部連合大会 IEEE Sendai Section Student Award
2010/5電子情報通信学会 エレクトロニクスソサイエティ論文賞
2012/5Kenneth C. Smith Early Career Award for Microelectronics Research
2020/11石田實記念財団研究奨励賞
2021/03電子情報通信学会 エレクトロニクスソサイエティ活動功労表彰
2022/05一般財団法人みやぎ産業科学振興基金研究奨励賞

所属学会

IEEE(米国電気電子学会)
電子情報通信学会


研究成果（学術論文）

  1. M. Natsui, T. Aoki and T. Higuchi, "Evolutionary Graph Generation with Terminal-Color Constraint for Heterogeneous Circuit Synthesis," IEE Electronics Letters, Vol.37, No.13, pp.808-810, 2001.
  2. M. Natsui, T. Aoki and T. Higuchi, "Evolutionary Graph Generation System with Terminal-Color Constraint -An Application to Multiple-Valued Logic Circuit Synthesis-," IEICE Trans. on Fundamentals, Vol.E84-A, No.11, pp.2808-2810, 2001.
  3. M. Natsui, T. Aoki and T. Higuchi, "Parallel Evolutionary Graph Generation with Terminal-Color Constraint and Its Application to Current-Mode Logic Circuit Design," IEICE Trans. on Fundamentals, Vol.E85-A, No.9, pp.2061-2071, 2002.
  4. M. Natsui, N. Homma, T. Aoki and T. Higuchi, "Design of Multiple-Valued Logic Circuits Using Graph-Based Evolutionary Synthesis," Journal of Multiple-Valued Logic and Soft Computing, Vol.11, No.5-6, pp.519-544, 2005.
  5. M. Natsui, Y. Tadokoro, N. Homma, T. Aoki and T. Higuchi, "Synthesis of Current Mirrors Based on Evolutionary Graph Generation with Transmigration Capability," IEICE Electronics Express, Vol.4, No.3, pp.88-93, 2007.
  6. 鈴木大輔, 夏井雅典, 羽生貴弘, "TMR ロジックに基づくルックアップテーブル回路とその瞬時復帰可能FPGA への応用," 電子情報通信学会論文誌C, Vol.J92-C, No.7, pp.233-240, 2009. (電子情報通信学会 エレクトロニクスソサイエティ論文賞 受賞)
  7. S. Matsunaga, M. Natsui, K. Hiyama, T. Endoh, H. Ohno and T. Hanyu, "Fine-Grained Power-Gating Scheme of a Metal-Oxide-Semiconductor and Magnetic-Tunnel-Junction-Hybrid Bit-Serial Ternary Content-Addressable Memory," Japanese Journal of Applied Physics, Vol.49, No.2, pp.04DM05-1-04DM05-5, 2010.
  8. H. Shirahama, T. Matsuura, M. Natsui and T. Hanyu, "Energy-Aware Multiple-Valued Current-Mode Sequential Circuit Using a Completion-Detection Scheme," IEICE Trans. on Information and Systems, Vol.E93-D, No.8, pp.2080-2088, 2010.
  9. T. Konishi, K. Inazu, J. G. Lee, M. Natsui, S. Masui and B. Murmann, "Design Optimization of High-Speed and Low-Power Operational Transconductance Amplifier Using gm/ID Lookup Table Methodology," IEICE Trans. on Electronics, Vol.E94-C, No.3, pp.334-345, 2011.
  10. S. Matsunaga, M. Natsui, S. Ikeda, K. Miura, T. Endoh, H. Ohno, and T. Hanyu, "Design and Fabrication of a 1T-1R Nonvolatile Binary Content-Addressable Memory Using Perpendicular Magnetic Tunnel Junction Devices with a Fine-Grained Power-Gating Scheme," Japanese Journal of Applied Physics, Vol.50, No.6, pp.063004-1-063004-7, 2011.
  11. S. Matsunaga, A. Katsumata, M. Natsui, T. Endoh, H. Ohno, and T. Hanyu, "Design of a Nine-Transistor/Two-Magnetic-Tunnel-Junction-Cell-Based Low-Energy Nonvolatile Ternary Content-Addressable Memory," Japanese Journal of Applied Physics, Vol.51, No.2, pp.02BM06-1-02BM06-5, 2012.
  12. D. Suzuki, M. Natsui, T. Endoh, H. Ohno, and T. Hanyu, "Six-input lookup table circuit with 62% fewer transistors using nonvolatile logic-in-memory architecture with series/parallel-connected magnetic tunnel junctions," Journal of Applied Physics, Vol.111, No.7, pp.07E318-1-07E318-3, 2012.
  13. S. Matsunaga, A. Katsumata, M. Natsui, T. Endoh, H. Ohno, and T. Hanyu, "Design of a 270ps-Access 7T-2MTJ Cell Circuit for a High-Speed-Search Nonvolatile Ternary Content-Addressable Memory," Journal of Applied Physics, Vol.111, No.7, pp.07E336-1-07E336-3, 2012.
  14. D. Suzuki, M. Natsui, T. Endoh, H. Ohno, and T. Hanyu, "Design of a Compact Nonvolatile 4-Input Logic Element Using a Magnetic-Tunnel-Junction and Metal-Oxide-Semiconductor Hybrid Structure," Japanese Journal of Applied Physics, Vol.51, No.4, pp.04DM02-1-04DM02-5, 2012.
  15. M. Natsui, T. Arimitsu and T. Hanyu, "Low-Energy Pipelined Multiple-Valued Current-Mode Circuit Based on Current-Level Control Technique," Journal of Multiple-Valued Logic and Soft Computing, Vol.19, No.1-3, pp.219-231, 2012.
  16. D. Suzuki, Y. Lin, M. Natsui, and T. Hanyu, "A 71%-Area-Reduced Six-input Nonvolatile Lookup-Table Circuit Using a Three-Terminal Magnetic-Tunnel-Junction-Based Single-Ended Structure," Japanese Journal of Applied Physics, Vol.52, No.4, pp.04CM04-1-04CM04-6, 2013.
  17. M. Natsui and T. Hanyu, "Design of Process-Variation-Resilient Analog Basic Components Using Magnetic-Tunnel-Junction Devices," Journal of Multiple-Valued Logic and Soft Computing, Vol.21, No.5-6, pp.597-608, 2013.
  18. D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, K. Kinoshita, H. Sato, S. Ikeda, T. Endoh, H. Ohno, and T. Hanyu, "Fabrication of a Magnetic Tunnel Junction-Based 240-Tile Nonvolatile Field-Programmable Gate Array Chip Skipping Wasted Write Operations for Greedy Power-Reduced Logic Applications," IEICE Electronics Express, Vol.10, No.23, p. 20130772, 2013.
  19. D. Suzuki, M. Natsui, A. Mochizuki, and T. Hanyu, "Design and Evaluation of a 67% Area-Less 64-bit Parallel Reconfigurable 6-Input Nonvolatile Logic Element Using Domain-Wall Motion Devices," Japanese Journal of Applied Physics, Vol.53, No.4, pp.04EM03-1-04EM03-5, 2014.
  20. D. Suzuki, M. Natsui, A. Mochizuki, S. Miura, H. Honjo, K. Kinoshita, S. Fukamai, S. Ikeda, T. Endoh, H. Ohno, and T. Hanyu, "Design and Fabrication of a Perpendicular-MTJ-Based Nonvolatile Programmable Switch Achieving 40% Less Area Using Shared-Control Transistor Structure," Journal of Applied Physics, Vol.115, No.17, pp.17B742-1-17B742-3, 2014.
  21. N. Sakimura, R. Nebashi, M. Natsui, H. Ohno, T. Sugibayashi, and T. Hanyu, "Analysis of Single-event Upset of Magnetic Tunnel Junction Used in Spintronic Circuits Caused by Radiation-induced Current," Journal of Applied Physics, Vol.115, No.17, pp.17B748-1-17B748-2, 2014.
  22. D. Suzuki, M. Natsui, A. Mochizuki, and T. Hanyu, "Cost-Efficient Self-Terminated Write Driver for Spin-Transfer-Torque RAM and Logic," IEEE Transactions on Magnetics, Vol.50, No.11, pp.3402104-1-3402104-4, 2014.
  23. D. Suzuki, N. Sakimura, M. Natsui, A. Mochizuki, T. Sugibayashi, T. Endoh, H. Ohno, and T. Hanyu, "A Compact Low-Power Nonvolatile Flip-Flop Using Domain-Wall-Motion-Device-Based Single-Ended Structure," IEICE Electronics Express, Vol.11, No.13, pp.20140296(1)-20140296(10), 2014.
  24. M. Natsui, D. Suzuki, N. Sakimura, R. Nebashi, Y. Tsuji, A. Morioka, T. Sugibayashi, S. Miura, H. Honjo, K. Kinoshita, S. Ikeda, T. Endoh, H. Ohno, and T. Hanyu, "Nonvolatile Logic-in-Memory LSI Using Cycle-Based Power Gating and Its Application to Motion-Vector Prediction," IEEE Journal of Solid-State Circuits, Vol.50, No.2, pp.476-489, 2015.
  25. T. Hanyu, T. Endoh, D. Suzuki, H. Koike, Y. Ma, N. Onizawa, M. Natsui, S. Ikeda, and H. Ohno, "Standby-Power-Free Integrated Circuits Using MTJ-Based VLSI Computing," Proceedings of the IEEE, Vol.104, No.10, pp.1844-1863, 2016.
  26. M. Natsui, A. Tamakoshi, T. Endoh, H. Ohno, and T. Hanyu, "Fabrication of an MTJ-Based Nonvolatile Logic-in-Memory LSI with Content-Aware Write Error Masking Scheme Achieving 92% Storage Capacity and 79% Power Reduction," Japanese Journal of Applied Physics, Vol.56, No.4S, pp.04CN01-1-04CN01-5, 2017.
  27. D. Suzuki, M. Natsui, A. Mochizuki, S. Ikeda, T. Endoh, H. Ohno, and T. Hanyu, "Design of a Variation-Resilient Single-Ended Nonvolatile 6-Input Lookup Table Circuit with a Redundant-MTJ-Based Active Load for Smart IoT Applications," IET Electronics Letters, Vol.53, No.7, pp.456-458, 2017.
  28. M. Natsui and T. Hanyu, "Design of a memory-access controller with 3.71-times-enhanced energy efficiency for Internet-of-Things-oriented nonvolatile microcontroller unit," Japanese Journal of Applied Physics, Vol.57, No.4s, pp.04FN03-1-04FN03-5, 2018.
  29. M. Natsui, T. Chiba and T. Hanyu, "Design of MTJ-Based Nonvolatile Logic Gates for Quantized Neural Networks," Microelectronics Journal, Vol.82, pp.13-21, 2018.
  30. M. Natsui, T. Chiba and T. Hanyu, "Design of an Energy-Efficient XNOR Gate Based on MTJ-Based Nonvolatile Logic-in-Memory Architecture for Binary Neural Network Hardware," Japanese Journal of Applied Physics, Vol.58, No.SB, pp.SBBB01-1-SBBB01-7, 2019.
  31. M. Natsui, D. Suzuki, A. Tamakoshi, T. Watanabe, H. Honjo, H. Koike, T. Nasuno, Y. Ma, T. Tanigawa, Y. Noguchi, M. Yasuhira, H. Sato, S. Ikeda, H. Ohno, T. Endoh, and T. Hanyu, "A 47.14μW 200MHz MOS/MTJ-Hybrid Nonvolatile Microcontroller Unit Embedding STT-MRAM and FPGA for IoT Applications," IEEE Journal of Solid-State Circuits, Vol.54, No.11, pp.2991-3004, 2019.
  32. M. Natsui, T. Chiba and T. Hanyu, "Impact of MTJ-Based Nonvolatile Circuit Techniques for Energy-Efficient Binary Neural Network Hardware," Japanese Journal of Applied Physics, Vol.59, No.5, pp.050602-1-050602-7, 2020.
  33. M. Natsui, A. Tamakoshi, H. Honjo, T. Watanabe, T. Nasuno, C. Zhang, T. Tanigawa, H. Inoue, M. Niwa, T. Yoshiduka, Y. Noguchi, M. Yasuhira, Y. Ma, H. Shen, S. Fukami, H. Sato, S. Ikeda, H. Ohno, T. Endoh, and T. Hanyu, "Dual-Port SOT-MRAM Achieving 90-MHz Read and 60-MHz Write Operations under Field-Assistance-Free Condition," IEEE Journal of Solid-State Circuits, Vol.56, No.4, pp.1116-1128, 2021.
  34. M. Natsui, G. Yamagishi, and T. Hanyu, "Design of a Highly Reliable Nonvolatile Flip-Flop Incorporating a Common-Mode Write Error Detection Capability," Japanese Journal of Applied Physics, Vol.60, No.SB, pp.SBBB02-1-SBBB02-9, 2021.
  35. 夏井雅典, 羽生貴弘, "不揮発記憶機能が拓く新概念ロジックLSI設計技術とその将来展望," 電子情報通信学会論文誌C, Vol.J104-C, No.6, pp.185-192, 2021.
  36. F. Zhong, M. Natsui, and T. Hanyu, "Dynamic activation of power-gating-switch configuration for highly reliable nonvolatile large-scale integrated circuits," Japanese Journal of Applied Physics, Vol.61, No.SC, pp.SC1035-1-SC1035-10, 2022.
  37. M. Natsui, K. Sakamoto, and T. Hanyu, "Design of a Nonvolatile-Register-Embedded RISC-V CPU with Software-Controlled Data-Retention and Hardware-Acceleration Functions," Memories - Materials, Devices, Circuits and Systems, Vol.4, pp.100035-1-100035-9, 2023.


研究成果（国際会議）

  1. M. Natsui, T. Aoki and T. Higuchi, "Synthesis of Multiple-Valued Arithmetic Circuits Using Evolutionary Graph Generation," 31st IEEE International Symposium on Multiple-Valued Logic (ISMVL2001), pp.253-258, May 2001.
  2. M. Natsui, T. Aoki and T. Higuchi, "Parallel Evolutionary Graph Generation on a PC Cluster and Its Application to Multiple-Valued Circuit Synthesis," 32nd IEEE International Symposium on Multiple-Valued Logic (ISMVL2002), pp.96-102, May 2002.
  3. M. Natsui, N. Homma, T. Aoki and T. Higuchi, "Evolutionary Graph Generation System and Its Application to MOS Current Mirror Synthesis," International Symposium on Intelligent Signal Processing and Communication Systems (ISPACS2003), pp.747-752, December 2003.
  4. N. Homma, M. Natsui, T. Aoki and T. Higuchi, "VLSI Circuit Design Using an Object-Oriented Framework of Evolutionary Graph Generation System," 2003 Congress on Evolutionary Computation (CEC2003), pp.115-122, June 2003.
  5. N. Homma, M. Natsui, T. Aoki and T. Higuchi, "Graph-Based Approach for Synthesizing Arithmetic Circuits," Booklet of the 13th International Workshop on Post-Binary ULSI Systems, pp.25-32, May 2004.
  6. M. Natsui, N. Homma, T. Aoki and T. Higuchi, "Evolutionary Graph Generation System with Transmigration Capability and Its Application to Current Mirror Circuit Synthesis," 2004 International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC2004), pp.8A2L-3-1-8A2L-3-4, July 2004.
  7. M. Natsui, N. Homma, T. Aoki and T. Higuchi, "Topology-Oriented Design of Analog Circuits Based on Evolutionary Graph Generation," Parallel Problem Solving from Nature - PPSN VIII, pp.342-351, September 2004.
  8. M. Natsui, N. Homma, T. Aoki and T. Higuchi, "Topology-Oriented Design of Current Mirrors Using Evolutionary Graph Generation System," The 12th Workshop on Synthesis and System Integration of Mixed Information Technologies (SASIMI2004), pp.78-84, October 2004.
  9. Y.Tadokoro, M. Natsui, Y. Seto and M. Yamaguchi, "Pitch Estimation of Difficult Polyphony Sounds Overlapping Some Frequency Components," The Third International Conference on Informatics in Control, Automation and Robotics (ICINCO 2006), pp.168-173, August 2006.
  10. M. Natsui, S. Kubo and Y. Tadokoro, "GA-Based Approach to Pitch Recognition of Musical Consonance," The Third International Conference on Informatics in Control, Automation and Robotics (ICINCO 2006), pp.47-52, August 2006.
  11. Y. Tadokoro, M. Ito and M. Natsui, "Phase characteristics of musical instrument sounds and their applications," IEEE TENCON 2006, pp.1-4, November 2006.
  12. Y. Tadokoro, T. Saito, Y. Suga and M. Natsui, "Pitch estimation for musical sound including percussion sound using comb filters and autocorrelation function," The 8th WSEAS international conference on Acoustics & music: theory & applications, pp.13-17, June 2007.
  13. Y. Tadokoro, D. Matsuyama and M. Natsui, "Pitch estimation of polyphony having many musical tones using seven comb filters connected in cascade," International Workshop on Nonlinear Signal and Image Processing (NSIP2007), pp.139-143, September 2007.
  14. M. Natsui and Y. Tadokoro, "Automated Sizing of Analog Circuits Based on Genetic Algorithm with Parameter Orthogonalization Procedure," The Fifth International Conference on Informatics in Control, Automation and Robotics (ICINCO 2008), pp.193-199, August 2008.
  15. T. Arimitsu, T. Nagai, M. Natsui and T. Hanyu, "Systematic Design and Verification of Binary/Multiple-Valued Fused Logic Circuits," 2008 China-Korea-Japan Graduates Workshop on Electronic Information (GWEI'08), p. 178, December 2008.
  16. T. Matsuura, H. Shirahama, M. Natsui and T. Hanyu, "Timing-Variation-Aware Multiple-Valued Current-Mode Circuit for a Low-Power Pipelined System," 39th IEEE International Symposium on Multiple-Valued Logic (ISMVL2009), pp.60-65, May 2009.
  17. D. Suzuki, M. Natsui, S. Ikeda, H. Hasegawa, K. Miura, J. Hayakawa, T. Endoh, H. Ohno and T. Hanyu, "Fabrication of a Nonvolatile Lookup-Table Circuit Chip Using Magneto/Semiconductor-Hybrid Structure for an Immediate-Power-Up Field Programmable Gate Array," 2009 Symposium on VLSI Circuits (VLSI2009), Digest of Technical Papers, pp.80-81, June 2009.
  18. S. Matsunaga, A. Matsumoto, M. Natsui, T. Endoh, H. Ohno and T. Hanyu, "Fine-Grain Power-Gating Scheme of a CMOS/MTJ-Hybrid Bit-Serial Ternary Content-Addressable Memory," Extended Abstracts of 2009 International Conference on Solid State Devices and Materials (SSDM2009), pp.1382-1383, October 2009.
  19. D. Suzuki, M. Natsui and T. Hanyu, "Nonvolatile Field-Programmable Gate Array Using MOS/MTJ Hybrid Structure," RIEC-CNSI Workshop 2009 on Nanoelectronics, Spintronics and Photonics, p. 40, October 2009.
  20. D. Suzuki, M. Natsui and T. Hanyu, "Design of a Nonvolatile Lookup Table Circuit Based on TMR Logic for an Immediate Wakeup FPGA," Proceeding of The 2nd Student Organizing International Mini-Conference on Information Electronics Systems (SOIM), pp.135-136, October 2009.
  21. T. Kawano, N. Onizawa, M. Natsui, and T. Hanyu, "Asynchronous power-gating architecture for an ultra-low-power VLSI system," 2009 China-Korea-Japan Graduates Workshop on Electronic Information (GWEI'09), p. 120, December 2009.
  22. M. Natsui, T. Arimitsu and T. Hanyu, "Low-Energy Pipelined Multiple-Valued Current-Mode Circuit with 8-Level Static Current-Source Control," 40th IEEE International Symposium on Multiple-Valued Logic (ISMVL2010), pp.235-240, May 2010.
  23. M. Natsui and T. Hanyu, "Process-Variation-Aware VLSI Design Using an Emerging Functional Devices and Its Impact," Booklet of the 19th International Workshop on Post-Binary ULSI Systems, pp.20-25, May 2010.
  24. S. Matsunaga, M. Natsui, H. Ohno and T. Hanyu, "Power-Aware Bit-Serial Binary Content-Addressable Memory Using Magnetic-Tunnel-Junction-Based Fine-Grained Power-Gating Scheme," Extended Abstracts of 2010 International Conference on Solid State Devices and Materials (SSDM2010), pp.565-566, September 2010.
  25. D. Suzuki, M. Natsui, H. Ohno and T. Hanyu, "Design of a Process-Variation-Aware Nonvolatile MTJ-Based Lookup-Table Circuit," Extended Abstracts of 2010 International Conference on Solid State Devices and Materials (SSDM2010), pp.1146-1147, September 2010.
  26. L. Yuhui, D. Suzuki, M. Natsui and T. Hanyu, "MTJ-Based Nonvolatile Reconfigurable LSI with Fine Grained Power Management," Japan-China-Korea Conference on Electronics & Communications 2010, p. JCK-P-17, December 2010.
  27. Y. Kim, M. Natsui and T. Hanyu, "Design of a Dependable Logic Circuit Using Nonvolatile Programmable Devices," Japan-China-Korea Conference on Electronics & Communications 2010, p. JCK-P-18, December 2010.
  28. S. Matsunaga, A. Katsumata, M. Natsui and T. Hanyu, "Design of a Low-Energy Nonvolatile Fully-Parallel Ternary CAM Using a Two-Level Segmented Match-Line Scheme," 41st IEEE International Symposium on Multiple-Valued Logic (ISMVL2011), pp.99-104, May 2011.
  29. S. Matsunaga, A. Katsumata, M. Natsui, S. Fukami, T. Endoh, H. Ohno, and T. Hanyu, "Fully Parallel 6T-2MTJ Nonvolatile TCAM with Single-Transistor-Based Self Match-Line Discharge Control," 2011 Symposium on VLSI Circuits (VLSI2011), Digest of Technical Papers, pp.298-299, June 2011.
  30. S. Matsunaga, A. Katsumata, M. Natsui, T. Endoh, H. Ohno, and T. Hanyu, "High-Speed-Search Nonvolatile TCAM Using MTJ Devices," Extended Abstracts of 2011 International Conference on Solid State Devices and Materials (SSDM2011), pp.454-455, September 2011.
  31. D. Suzuki, M. Natsui, T. Endoh, H. Ohno, and T. Hanyu, "A Compact Nonvolatile Logic Element Using an MTJ/MOS-Hybrid Structure," Extended Abstracts of 2011 International Conference on Solid State Devices and Materials (SSDM2011), pp.1464-1465, September 2011.
  32. K. Kashiuchi, M. Natsui, and T. Hanyu, "Evaluation of Vth-Variation Effect on Multiple-Valued Current-Mode Circuits," Proceedings of 2011 China-Korea-Japan Electronics and Communications Conference, p. 157, December 2011.
  33. M. Natsui, Y. Kim and T. Hanyu, "MTJ-Based Optimal Vth-Tuning Technique for a Process-Variation-Aware VLSI processor," The 56th Magnetism and Magnetic Materials Conference (MMM2011), pp.480-481, November 2011.
  34. S. Matsunaga, A. Katsumata, M. Natsui, T. Endoh, H. Ohno, and T. Hanyu, "Design of a 270ps-Access 7T-2MTJ-Cell Nonvolatile Ternary Content-Addressable Memory," The 56th Magnetism and Magnetic Materials Conference (MMM2011), p. 479, November 2011.
  35. D. Suzuki, M. Natsui, T. Endoh, H. Ohno, and T. Hanyu, "50%-Transistor-Less Standby-Power-Free 6-input LUT Circuit Using Redundant MTJ-Based Nonvolatile Logic-in-Memory Architecture," The 56th Magnetism and Magnetic Materials Conference (MMM2011), p. 480, November 2011.
  36. S. Matsunaga, M. Natsui, S. Ikeda, K. Miura, T. Endoh, H. Ohno, and T. Hanyu, "Implementation of a Perpendicular MTJ-Based Read-Disturb-Tolerant 2T-2R Nonvolatile TCAM Based on a Reversed Current Reading Scheme," The 17th Asia and South Pacific Design Automation Conference (ASP-DAC 2012), pp.475-476, February 2012.
  37. S. Matsunaga, A. Katsumata, M. Natsui and T. Hanyu, "7T-2MTJ-Based High-Speed Nonvolatile Fully Parallel TCAM," The 2nd CSIS International Symposium on Spintronics-based VLSIs February 2012.
  38. Y. Kim, M. Natsui and T. Hanyu, "Variation-Resilient Current-Mode Logic Circuit Design Using MTJ Devices," 2012 IEEE International Symposium on Circuits & Systems (ISCAS2012), pp.2705-2708, May 2012.
  39. M. Natsui, T. Nagashima, and T. Hanyu, "Process-Variation-Resilient OTA Using MTJ-Based Multi-Level Resistance Control," 42nd IEEE International Symposium on Multiple-Valued Logic (ISMVL2012), pp.214-219, May 2012. (Kenneth C. Smith Early Career Award for Microelectronics Research 受賞)
  40. M. Natsui and T. Hanyu, "Scalable Serial-Configuration Scheme for MTJ/MOS-Hybrid Variation-Resilient VLSI System," 10th IEEE International NEWCAS Conference (NEWCAS2012), pp.97-100, June 2012.
  41. D. Suzuki, M. Natsui, and T. Hanyu, "Area-Efficient LUT Circuit Design Based on Asymmetry of MTJ's Current Switching for a Nonvolatile FPGA," 55th International Midwest Symposium on Circuits and Systems (MWSCAS2012), pp.334-337, August 2012.
  42. D. Suzuki, Y. Lin, M. Natsui, and T. Hanyu, "Design of a Compact Nonvolatile Lookup-Table Circuit Using Three-Terminal Magnetic-Tunnel-Junction-Based Single-Ended Structure," Extended Abstracts of 2012 International Conference on Solid State Devices and Materials (SSDM2012), pp.392-393, September 2012.
  43. M. Sihotang, S. Matsunaga, N. Sakimura, R. Nebashi, Y. Tsuji, A. Morioka, T. Sugibayashi, S. Miura, H. Honjo, K. Kinoshita, S. Ikeda, H. Sato, S. Fukami, M. Natsui, T. Endoh, H. Ohno, and T. Hanyu, "," 2013 IEEE International Solid-State Circuits Conference (ISSCC2013), Student Research Preview, pp.---, February 2013.
  44. M. Natsui, D. Suzuki, N. Sakimura, R. Nebashi, Y. Tsuji, A. Morioka, T. Sugibayashi, S. Miura, H. Honjo, K. Kinoshita, S. Ikeda, T. Endoh, H. Ohno, and T. Hanyu, "Nonvolatile Logic-in-Memory Array Processor in 90nm MTJ/MOS Achieving 75% Leakage Reduction Using Cycle-Based Power Gating," 2013 IEEE International Solid-State Circuits Conference (ISSCC2013), pp.194-195, February 2013.
  45. M. Natsui, N. Sakimura, T. Sugibayashi, and T, Hanyu, "MTJ/MOS-Hybrid Logic-Circuit Design Flow for Nonvolatile Logic-in-Memory LSI," 2013 IEEE International Symposium on Circuits and Systems(ISCAS2013), pp.105-108, May 2013.
  46. M. Natsui, K. Kashiuchi, and T. Hanyu, "Design and Evaluation of a Differential Switching Gate for Low-Voltage Applications," 43rd IEEE International Symposium on Multiple-Valued Logic (ISMVL2013), pp.147-151, May 2013.
  47. S. Matsunaga, N. Sakimura, R. Nebashi, Y. Tsuji, A. Morioka, T. Sugibayashi, S. Miura, H. Honjo, K. Kinoshita, H. Sato, S. Fukami, M. Natsui, A. Mochizuki, S. Ikeda, T. Endoh, H. Ohno, and T. Hanyu, "Fabrication of a 99%-Energy-Less Nonvolatile Multi-Functional CAM Chip Using Hierarchical Power Gating for a Massively-Parallel Full-Text-Search Engine," 2013 Symposium on VLSI Circuits (VLSI2013), Digest of Technical Papers, pp.106-107, June 2013.
  48. D.Suzuki, M.Natsui, A.Mochizuki, and T.Hanyu, "Design of a Three-Terminal MTJ-Based Nonvolatile Logic Element with a 2-ns 64-Bit-Parallel Reconfiguration Capability," Extended Abstracts of 2013 International Conference on Solid State Devices and Materials (SSDM2013), pp.386-387, September 2013.
  49. K. Kashiuchi, M. Natsui, and T. Hanyu, "Design of a Low-Voltage Logic Gate Based on Differential-Pair Circuitry," 2013 International Workshop on Emerging ICT, p. 3-6, October 2013.
  50. D.Suzuki, M.Natsui, A.Mochizuki, S.Miura, H.Honjo, K.Kinoshita, H.Sato, S.Fukami, S.Ikeda, T. Endoh, H.Ohno, and T.Hanyu, "Fabrication of a Perpendicular-MTJ-Based Compact Nonvolatile Programmable Switch Using Shared-Write-Control-Transistor Structure," The 58th Magnetism and Magnetic Materials Conference (MMM2013), p. 233, November 2013.
  51. N. Sakimura, R. Nebashi, M. Natsui, T. Hanyu, H. Ohno, and T. Sugibayashi, "Analysis of Single-Event Upset in MTJ/MOS Hybrid Circuits Employing Calculation of Switching Probability by Radiation-Induced Current," The 58th Magnetism and Magnetic Materials Conference (MMM2013), p. 234, November 2013.
  52. T. Hanyu, M.Natsui, N. Onizawa, and A.Mochizuki, "Challenge of a New-Paradigm VLSI Design Technology Towards Brainware LSI," The 1st International Symposium on Brainware LSI, p. 11, March 2014. (invited)
  53. D.Suzuki, M.Natsui, A.Mochizuki, and T.Hanyu, "Optimally Self-Terminated Compact Switching Circuit Using Continuous Voltage Monitoring Achieving High Read Margin for STT MRAM and Logic," 2014 International Magnetics Conference (INTERMAG 2014), pp.2506-2507, May 2014.
  54. M. Natsui and T. Hanyu, "Variation-Effect Analysis of MTJ-Based Multiple-Valued Programmable Resistors," 44th IEEE International Symposium on Multiple-Valued Logic (ISMVL2014), pp.243-247, May 2014.
  55. M. Natsui and T. Hanyu, "Fabrication of a MTJ-Based Multilevel Resistor Towards Process-Variaton-Resilient Logic LSI," 12th IEEE International NEWCAS Conference (NEWCAS2014), pp.468-471, June 2014.
  56. T. Hanyu, D. Suzuki, A. Mochizuki, M. Natsui, N. Onizawa, T. Sugibayashi, S. Ikeda, T. Endoh, and H. Ohno, "Challenge of MOS/MTJ-Hybrid Nonvolatile Logic-in-Memory Architecture in Dark-Silicon Era," 2014 International Electron Devices Meeting (IEDM2014), pp.28.2.1-28.2.3, December 2014. (invited)
  57. T. Hanyu, D. Suzuki, N. Onizawa, S. Matsunaga, M. Natsui and A. Mochizuki, "Spintronics-Based Nonvolatile Logic-in-Memory Architecture Towards an Ultra-Low-Power and Highly Reliable VLSI Computing Paradigm," The 18th DATE conference (DATE2015), pp.1006-1011, March 2015. (invited)
  58. T. Akutsu, M. Natsui and T. Hanyu, "Write-Operation Frequency Reduction for Nonvolatile Logic LSI with a Short Break-Even Time," 45th IEEE International Symposium on Multiple-Valued Logic (ISMVL2015), pp.152-157, May 2015.
  59. D.Suzuki, M.Natsui, A.Mochizuki, S.Miura, H.Honjo, H.Sato, S.Fukami, S.Ikeda, T. Endoh, H.Ohno, and T.Hanyu, "Fabrication of a 3000-6-Input-LUTs Embedded and Block-Level Power-Gated Nonvolatile FPGA Chip Using p-MTJ-Based Logic-in-Memory Structure," 2015 Symposium on VLSI Circuits (VLSI2015), Digest of Technical Papers, pp.172-173, June 2015.
  60. T. Hanyu, M. Natsui, D. Suzuki, A. Mochizuki, N. Onizawa, S. Ikeda, T. Endoh, and H. Ohno, "Challenge of MTJ-Based Nonvolatile Logic-in-Memory Architecture for Ultra Low-Power and Highly Dependable VLSI Computing," IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference, pp.57-59, October 2015. (invited)
  61. M. Natsui, N. Sugaya, and T.Hanyu, "Brain-Inspired Computing for Variation-Resilient VLSI System," The 3rd International Symposium on Brainware LSI, p. 2, February 2016.
  62. N. Sugaya, M.Natsui, and T.Hanyu, "Context-Based Error Correction Scheme Using Recurrent Neural Network for Resilient and Efficient Intra-Chip Data Transmission," 46th IEEE International Symposium on Multiple-Valued Logic (ISMVL2016), pp.72-77, May 2016.
  63. M. Natsui, A. Tamakoshi, A. Mochizuki, H. Koike, H. Ohno, T. Endoh, and T. Hanyu, "Stochastic Behavior-Considered VLSI CAD Environment for MTJ/MOS-Hybrid Microprocessor Design," 2016 IEEE International Symposium on Circuits and Systems(ISCAS2016), pp.1878-1881, May 2016.
  64. M. Natsui, N. Sugaya, and T.Hanyu, "A Study of a Top-Down Error Correction Technique Using Recurrent-Neural-Network-Based Learning," 14th IEEE International NEWCAS Conference (NEWCAS2016), pp.4112-1-4112-4, June 2016.
  65. M. Natsui, A. Tamakoshi, T. Endoh, H. Ohno, and T. Hanyu, "Highly Reliable MTJ-Based Nonvolatile Logic-in-Memory LSI with Content-Aware Write Error Masking Scheme," Extended Abstracts of 2016 International Conference on Solid State Devices and Materials (SSDM2016), pp.77-78, September 2016.
  66. M. Natsui, A. Tamakoshi, T. Endoh, H. Ohno, and T. Hanyu, "Design of an MTJ-Based Nonvolatile LSI for Energy-Efficient Microcontroller Unit," 2nd ImPACT International Symposium on Spintronic Memory, Circuit and Storage, p. 68, September 2016.
  67. M. Natsui, T. Endoh, H. Ohno, and T. Hanyu, "Towards Ultra Low-Power and Highly Dependable VLSI Computing Based on MTJ-Based Nonvolatile Logic-in-Memory Architecture," BIT's 6th Annual World Congress of Nano Science & Technology 2016, p. 358, October 2016. (invited)
  68. M. Natsui, N. Sugaya, and T.Hanyu, "Brain-Inspired Computing for Error-Resilient VLSI System," The 4th International Symposium on Brainware LSI, p. 2, February 2017.
  69. T. Hanyu, D. Suzuki, N. Onizawa, and M. Natsui, "Three-Terminal MTJ-Based Nonvolatile Logic Circuits with Self-Terminated Writing Mechanism for Ultra-Low-Power VLSI Processor," Design, Automation & Test in Europe (DATE) March 2017. (invited)
  70. M. Natsui and T. Hanyu, "Energy-Efficient High-Performance Nonvolatile VLSI Processor with a Temporary-Data Reuse Technique," Extended Abstracts of 2017 International Conference on Solid State Devices and Materials (SSDM2017), pp.977-978, September 2017.
  71. M. Natsui and T. Hanyu, "Energy-Efficient Data-Access Technique for an Ultra Low-Power Nonvolatile Microcontroller Unit," 3rd ImPACT International Symposium on Spintronic Memory, Circuit and Storage, p. 57, September 2017.
  72. M. Natsui, H. Suda and T. Hanyu, "Data-Stream-Aware Computing for Highly Dependable VLSI Systems," The 5th International Symposium on Brainware LSI, p. 8, February 2018.
  73. M. Natsui, T. Endoh, H. Ohno, and T. Hanyu, "MTJ-Based Nonvolatile Logic LSI for Ultra Low-Power and Highly Dependable Computing," China Semiconductor Technology International Conference (CSTIC), p. 1-54, March 2018. (invited)
  74. H. Suda, M. Natsui, and T. Hanyu, "Systematic Intrusion Detection Technique for In-Vehicle Network Based on Time-Series Feature Extraction," 48th IEEE International Symposium on Multiple-Valued Logic (ISMVL2018), pp.56-61, May 2018.
  75. M. Natsui, T. Chiba and T. Hanyu, "MTJ-Based Nonvolatile Logic Gate for Binarized Convolutional Neural Networks and Its Impact," Extended Abstracts of 2018 International Conference on Solid State Devices and Materials (SSDM2018), pp.109-110, September 2018.
  76. M. Natsui, T. Chiba and T. Hanyu, "MTJ-Based Nonvolatile Ternary Logic Gate for Quantized Convolutional Neural Networks," IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference, 2 pages, October 2018.
  77. M. Natsui, D. Suzuki, A. Tamakoshi, T. Watanabe, H. Honjo, H. Koike, T. Nasuno, Y. Ma, T. Tanigawa, Y. Noguchi, M. Yasuhira, H. Sato, S. Ikeda, H. Ohno, T. Endoh, and T. Hanyu, "An FPGA-Accelerated Fully Nonvolatile Microcontroller Unit for Sensor-Node Applications in 40nm CMOS/MTJHybrid Technology Achieving 47.14μW Operation at 200MHz," 2019 IEEE International Solid-State Circuits Conference (ISSCC2019), pp.202-203, February 2019.
  78. M. Natsui, T. Chiba and T. Hanyu, "MTJ-Based Nonvolatile Logic Gates for Quantized Neural Network Hardware," The 6th International Symposium on Brainware LSI, p. 5, March 2019.
  79. M. Natsui, D. Suzuki, A. Tamakoshi, H. Sato, S. Ikeda, T. Endoh, and T. Hanyu, "Impact of MTJ-Based Nonvolatile Microcontroller LSI for IoT Applications," 5th CIES Technology Forum / DAY 1 International Symposium, p. 6, March 2019. (invited)
  80. T. Chiba, M. Natsui and T. Hanyu, "Design of a Current-Mode Linear-Sum-Based Bitcounting Circuit with an MTJ-Based Compensator for Binarized Neural Networks," 49th IEEE International Symposium on Multiple-Valued Logic (ISMVL2019), pp.91-96, May 2019.
  81. M. Natsui and T. Hanyu, "Design of an MTJ-Based Fully-Nonvolatile Microcontroller LSI and Its Impact on IoT Applications," 28th International Workshop on Post-Binary ULSI Systems, p. 22, May 2019.
  82. M. Natsui, "Nonvolatile Logic LSI Design Technology and Its Application to AI Hardware," 2019 International Conference on Solid State Devices and Materials (SSDM2019), Short Courses, September 2019. (invited)
  83. M. Natsui and T. Hanyu, "MTJ-Based Nonvolatile Logic-in-Memory Circuit with Feedback-Type Equal-Resistance Sensing Mechanism for Ternary Neural Network Hardware," IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference, 2 pages, October 2019.
  84. H. Honjo, T. V. A. Nguyen, T. Watanabe, T. Nasuno, C. Zhang, T. Tanigawa, S. Miura, H. Inoue, M. Niwa, T. Yoshiduka, Y. Noguchi, M. Yasuhira, A. Tamakoshi, M. Natsui, Y. Ma, H. Koike, Y. Takahashi, K. Furuya, H. Shen, S. Fukami, H. Sato, S. Ikeda , T. Hanyu, H. Ohno, and T. Endoh, "First demonstration of field-free SOT-MRAM with 0.35 ns write speed and 70 thermal stability under 400℃ thermal tolerance by canted SOT structure and its advanced patterning/SOT channel technology," 2019 IEEE International Electron Devices Meeting (IEDM2019), pp.657-660, December 2019.
  85. M. Natsui, T. Chiba and T. Hanyu, "Impact of nonvolatile-logic design techniques for spintronics-based edge AI computing," The 8th RIEC International Symposium on Brain Functions and Brain Computer February 2020.
  86. G. Yamagishi, M. Natsui, and T. Hanyu, "Design of a Resilient Nonvolatile Flip-Flop with Common-Mode Write Error Detection," The 3rd Symposium for The Core Research Clusters for Materials Science and Spintronics, p. 79, February 2020.
  87. M. Natsui, A. Tamakoshi, H. Honjo, T. Watanabe, T. Nasuno, C. Zhang, T. Tanigawa, H. Inoue, M. Niwa, T. Yoshiduka, Y. Noguchi, M. Yasuhira, Y. Ma, H. Shen, S. Fukami, H. Sato, S. Ikeda, H. Ohno, T. Endoh, and T. Hanyu, "Dual-Port Field-Free SOT-MRAM Achieving 90-MHz Read and 60-MHz Write Operations under 55-nm CMOS Technology and 1.2-V Supply Voltage," 2020 Symposium on VLSI Circuits (VLSI2020), Digest of Technical Papers, 2 pages, June 2020.
  88. G. Yamagishi, M. Natsui, and T. Hanyu, "Design of a Magnetic-Tunnel-Junction-Based Nonvolatile Flip-Flop with Common-Mode Write Error Detection," Extended Abstracts of 2020 International Conference on Solid State Devices and Materials (SSDM2020), pp.87-88, September 2020.
  89. Y. Takako, D. Suzuki, M. Natsui and T. Hanyu, "Systematic Design Flow for Realizing MTJ-Based Nonvolatile FPGAs," Extended Abstracts of 2020 International Conference on Solid State Devices and Materials (SSDM2020), pp.93-94, September 2020.
  90. F. Zhong, M. Natsui, and T. Hanyu, "Power-Gating Switch-Control Technique for Nonvolatile Logic LSI," The 4th Symposium for The Core Research Clusters for Materials Science and Spintronics, p. 100, February 2021.
  91. F. Zhong, M. Natsui, and T. Hanyu, "Dynamic Power-Gating-Switch Control Technique and Its Application to an Energy-Efficient Embedded STT-MRAM," Extended Abstracts of 2021 International Conference on Solid State Devices and Materials (SSDM2021), pp.672-673, September 2021.
  92. F. Zhong, M. Natsui, and T. Hanyu, "Operation-Condition-Aware Dynamic Power Gating for Nonvolatile LSIs," 31st International Workshop on Post-Binary ULSI Systems, p. 6, May 2022.
  93. K. Sakamoto, M. Natsui, and T. Hanyu, "Energy-Efficient Nonvolatile RISC-V CPU with a Custom Instruction-Controlled Accelerator," 2022 IEEE International Midwest Symposium on Circuits and Systems (MWSCAS2022), pp.28-31, August 2022.
  94. D. Suzuki, M. Natsui, A. Tamakoshi, Y. Takako, and T. Hanyu, "Design of a Low-Power FPGA-Based CNN Accelerator Based on Nonvolatile Logic-in-Memory Circuitry," 2022 International Symposium on Nonlinear Theory and Its Applications (NOLTA2022), pp.132-135, December 2022.
  95. M. Natsui, D. Suzuki, Y. Takako, A. Tamakoshi, and T. Hanyu, "Prospects of Energy-Efficient Edge-AI Accelerator Architecture Using Nonvolatile Logic," 2022 International Symposium on Nonlinear Theory and Its Applications (NOLTA2022), pp.136-138, December 2022.
  96. K. Asano, M. Natsui, and T. Hanyu, "Write-Energy Reduction of MTJ-Based Quantized Neural-Network Hardware," 53th IEEE International Symposium on Multiple-Valued Logic (ISMVL2023), pp.7-11, May 2023.
  97. F. Zhong, M. Natsui, and T. Hanyu, "High-Performance/Low-Area Power-Gating Switch Linear Array for Energy-Efficient LSIs with an Optimum Switch-Timing Control," 2023 IEEE International Symposium on Circuits and Systems(ISCAS2023), 5 pages, May 2023.
  98. K. Sakai, M. Natsui, and T. Hanyu, "Design of an Error-Tolerant Nonvolatile Register for Energy-Aware Intermittent Computing," The 66th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS2023), pp.269-273, August 2023.
  99. M. Natsui, Y. Takako, A. Tamakoshi, and T. Hanyu, "Challenge of Energy-Efficient Edge-AI Accelerator Architecture Using Nonvolatile Logic," 2023 International Symposium on Nonlinear Theory and Its Applications (NOLTA2023), pp.263-264, September 2023.
  100. D. Suzuki, M. Natsui, A. Tamakoshi, Y. Takako, and T. Hanyu, "Challenge of a Low-Power FPGA-Based CNN Accelerator Based on Nonvolatile Logic-in-Memory Circuitry," 2023 International Symposium on Nonlinear Theory and Its Applications (NOLTA2023), pp.254-257, September 2023.
  101. T. Hanyu, N. Onizawa, D. Suzuki, and M. Natsui, "Impact of Spintronics-Based Nonvolatile Hardware for AI Applications," Extended Abstracts of 2023 International Conference on Solid State Devices and Materials (SSDM2023), pp.423-424, September 2023. (invited)
  102. K. Asano, M. Natsui, and T. Hanyu, "Error-Sensitivity-Aware Write-Energy Optimization for an MTJ-Based Binarized Neural Network," 30th IEEE International Conference on Electronics Circuits and Systems (ICECS2023), 4pages, December 2023.


学会発表（国内，研究会等）

  1. 夏井雅典, 青木孝文, 樋口龍雄, "進化的グラフ生成手法に基づく多値算術演算回路の合成," 多値論理研究ノート, pp.8-1-8-10, 2000年7月.
  2. 夏井雅典, 青木孝文, 樋口龍雄, "端子整合条件を考慮した進化的グラフ生成手法の提案," 電子情報通信学会 基礎・境界ソサイエティ大会, p. 5, 2000年9月.
  3. 夏井雅典, 青木孝文, 樋口龍雄, "並列EGGシステムに基づく多値算術演算回路の合成," 平成13年度電気関係学会東北支部連合大会, p. 204, 2001年8月. (情報処理学会東北支部奨励賞 受賞)
  4. M. Natsui, N. Homma, T. Aoki and T. Higuchi, "Evolutionary Graph Generation System and Its Application to Current Mirror Synthesis," 平成15年度電気関係学会東北支部連合大会, p. 16, 2003年8月. (IEEE Sendai Section Student Award 受賞)
  5. 夏井雅典, 本間尚文, 青木孝文, 樋口龍雄, "進化的グラフ生成手法に基づくカレントミラー回路の合成," 第17回 回路とシステム軽井沢ワークショップ, pp.415-420, 2004年4月.
  6. 伊藤正宏，夏井雅典，田所嘉昭, "楽器音の位相情報について," 平成17年度電気関係学会東海支部連合大会, p. O-434, 2005年9月.
  7. 瀬戸康裕，夏井雅典，田所嘉昭, "STFTによる協和音の音高推定法の検討," 平成17年度電気関係学会東海支部連合大会, p. O-433, 2005年9月.
  8. 伊藤正宏，夏井雅典，田所嘉昭, "楽音の位相情報に基づいた音高推定困難協和音の音高推定法," 第66回音楽情報科学研究会, pp.63-68, 2006年8月.
  9. 瀬戸康裕，夏井雅典，田所嘉昭, "くし形フィルタと相関関数による音高推定困難和音の音高推定法," 第68回音楽情報科学研究会, pp.1-6, 2006年12月.
  10. 竹原裕司，夏井雅典，田所嘉昭, "GAを用いたオペアンプの最適パラメータ探索に関する一検討," 電子回路研究会, pp.19-24, 2007年6月.
  11. 坂内秀幸, 夏井雅典, 田所嘉昭, "くし形フィルタに基づく自動採譜システムの実現," 第71回音楽情報科学研究会, pp.13-18, 2007年8月.
  12. 松山大仁郎, 夏井雅典, 田所嘉昭, "7段縦続接続くし形フィルタによるピアノ和音の音高推定法の検討," 第71回音楽情報科学研究会, pp.167-172, 2007年8月.
  13. 松下史也, 夏井雅典, 田所嘉昭, "並列構成くし形フィルタによる広音域ピアノ楽音の音高推定法," 第71回音楽情報科学研究会, pp.173-178, 2007年8月.
  14. 田所嘉昭，寺井優，夏井雅典, "並列構成共振型くし形フィルタによる打楽器音を含む楽音の音高推定法," 平成19年度電気関係学会東海支部連合大会, p. O-184, 2007年9月.
  15. 田所嘉昭，松山大仁郎，夏井雅典, "並列構成共振型くし形フィルタによる多和音の音高推定法," 平成19年度電気関係学会東海支部連合大会, p. O-185, 2007年9月.
  16. 松下史也，夏井雅典，田所嘉昭, "共振型・ノッチ型くし形フィルタによる広音域楽音の音高推定法," 平成19年度電気関係学会東海支部連合大会, p. O-252, 2007年9月.
  17. 夏井雅典，田所嘉昭, "主成分分析による遺伝的アルゴリズムの探索効率化と低電圧型カレントミラー回路のパラメータ最適化への応用," 平成19年度電気関係学会東海支部連合大会, p. O-177, 2007年9月.
  18. 竹原裕司, 夏井雅典, 田所嘉昭, "GAを用いたオペアンプの最適素子値探索における個体表現の検討," 電子回路研究会, pp.41-46, 2008年3月.
  19. 竹原裕司, 夏井雅典, 田所嘉昭, "演算増幅器の進化的素子値最適化における個体表現の検討," 電子情報通信学会 基礎･境界2008年総合大会, p. A-3-6, 2008年3月.
  20. 松浦貴史，白濱弘勝，夏井雅典，羽生貴弘, "出力状態モニタリングに基づく電流モード多値順序回路の低消費電力化," 平成20年度電気関係学会東北支部連合大会, p. 369, 2008年8月. (電子情報通信学会東北支部学生優秀論文賞 受賞)
  21. 松浦貴史，白濱弘勝，夏井雅典，羽生貴弘, "適応的電流源制御に基づくパイプライン電流モード多値演算回路の低電力化," 多値論理研究ノート, pp.15-1-15-6, 2008年9月.
  22. 夏井雅典，羽生貴弘, "次世代VLSI向き多値回路の系統的設計," 多値論理研究ノート, pp.16-1-16-6, 2008年9月.
  23. 竹原裕司, 夏井雅典, 田所嘉昭, "主成分分析に基づく探索空間補正を用いた進化的素子値最適化システムと演算増幅器設計への応用," 電子情報通信学会 2008ソサイエティ大会, p. A-3-1, 2008年9月.
  24. 竹原裕司, 夏井雅典, 田所嘉昭, "GAを用いた演算増幅器の素子値最適化における主成分分析による探索効率の向上," システムLSI設計技術研究会, pp.123-128, 2009年1月.
  25. 夏井雅典, 羽生貴弘, "MTJ・CMOSハイブリッド回路に基づく低電力・高信頼LSI技術," LSIとシステムのワークショップ2009講演論文集, pp.351-353, 2009年5月.
  26. 有光貴志，夏井雅典，羽生貴弘, "二次元LUTを用いた電流モード多値回路向け高速・高精度動作検証手法の一考察," 平成21年度電気関係学会東北支部連合大会, p. 105, 2009年8月.
  27. 夏井雅典, 羽生貴弘, "ポストプロセスばらつき補償形回路アーキテクチャの一検討," 第23回多値論理とその応用研究会, pp.43-46, 2010年1月.
  28. 有光貴志，夏井雅典，羽生貴弘, "適応的電流制御に基づく低電力パイプライン形多値電流モード回路の構成," 第23回多値論理とその応用研究会, pp.5-10, 2010年1月.
  29. 鈴木大輔，夏井雅典，池田正二，長谷川晴弘，三浦勝哉，早川純，遠藤哲郎，大野英男，羽生貴弘, "Fabrication of a Nonvolatile Lookup-Table Circuit Chip Using Magneto/Semiconductor-Hybrid Structure for an Immediate-Power-Up Field Programmable Gate Array," 集積回路研究会, pp.47-52, 2010年4月.
  30. 勝俣翠，松永翔雲，夏井雅典，羽生貴弘, "完全並列形不揮発TCAM向けワード回路の構成," 平成22年度電気関係学会東北支部連合大会, p. 285, 2010年8月.
  31. 松永翔雲，夏井雅典，羽生貴弘, "MTJ素子を用いた低消費電力不揮発性TCAMのパワーゲーティング手法," 多値論理研究ノート, pp.9-1-9-6, 2010年9月.
  32. 勝俣翠，松永翔雲，夏井雅典，羽生貴弘, "MTJ素子を用いた完全並列形不揮発TCAMワード回路の構成," 第24回多値論理とその応用研究会, pp.5-10, 2011年1月.
  33. キムヨンクン，夏井雅典，羽生貴弘, "不揮発性可変抵抗素子を用いたLSI パラメータばらつき最小化アルゴリズムの検討," 平成23年度電気関係学会東北支部連合大会, p. 269, 2011年8月. (情報処理学会東北支部奨励賞 受賞)
  34. 長嶋孝晃，夏井雅典，桝井昇一，羽生貴弘, "可変抵抗素子を用いたポストプロセスばらつき補償機能付きOTAの検討," 平成23年度電気関係学会東北支部連合大会, p. 268, 2011年8月.
  35. キムヨンクン，夏井雅典，羽生貴弘, "Vth補償機能を有するMOS/MTJハイブリッド電流モードロジックとその最適化," 第25回多値論理とその応用研究会, pp.17-21, 2012年1月.
  36. 樫内 清弘，夏井 雅典，羽生 貴弘, "低スイッチング電力基本論理ゲートの構成に関する一考察," 平成24年度電気関係学会東北支部連合大会, p. 2H18, 2012年8月.
  37. Y. Kim, M. Natsui and T. Hanyu, "Design of an MTJ-Based Variation-Resilient Basic Gate of Differential Logic," 平成24年度電気関係学会東北支部連合大会, p. 1A07, 2012年8月. (IEEE Sendai Section Student Award 受賞)
  38. 夏井雅典, 玉越晃，羽生貴弘, "MTJ/MOSハイブリッド論理集積回路のVLSI設計環境に関する検討," 多値論理研究ノート, pp.14-1-14-6, 2012年9月.
  39. 樫内清弘，夏井雅典，羽生貴弘, "低電圧動作差動論理基本ゲートの構成に関する一考察," 多値論理研究ノート, pp.15-1-15-6, 2012年9月.
  40. 夏井雅典，荒木敦司，羽生貴弘, "MTJ 素子を用いた不揮発ロジックLSI の低電力化に関する一考察," 多値論理研究ノート, pp.8-1-8-6, 2013年9月.
  41. 鈴木大輔，夏井雅典，望月明，羽生貴弘, "MTJ素子を用いた不揮発FPGAの電力効最適化手法," デザインガイア2013 -VLSI設計の新しい大地-, pp.49-53, 2013年11月.
  42. 羽生貴弘，松永翔雲，鈴木大輔，望月明，夏井雅典, "MTJ素子を用いた不揮発ロジックインメモリLSIの展望," 電子情報通信学会総合大会, p. AT-1-3, 2014年3月.
  43. 阿久津赳明，夏井雅典，羽生貴弘, "符号化技術に基づく不揮発LSIの低電力化に関する検討," 平成26年度電気関係学会東北支部連合大会, p. 2G03, 2014年8月.
  44. 夏井雅典，阿久津赳明，羽生貴弘, "MTJベース不揮発ロジックLSI向け符号化方式とその評価," 多値論理研究ノート, pp.17-1-17-6, 2014年9月.
  45. 阿久津赳明，夏井雅典，羽生貴弘, "書込み頻度低減技術に基づく不揮発LSIの低電力化に関する検討," 第28回多値論理とその応用研究会, pp.103-108, 2015年1月.
  46. 羽生貴弘，鈴木大輔，望月明，夏井雅典，鬼沢直哉，杉林直彦，池田正二，遠藤哲郎，大野英男, "不揮発ロジックインメモリアーキテクチャとその低電力VLSIシステムへの応用," 集積回路研究会（ICD）, pp.57-62, 2015年4月. (招待)
  47. 菅谷直登，夏井雅典，羽生貴弘, "リカレントニューラルネットワークに基づく時系列データ誤り訂正技術とその応用," 平成27年度電気関係学会東北支部連合大会, p. 2C18, 2015年8月. (情報処理学会東北支部奨励賞 受賞)
  48. 夏井雅典，菅谷直登，羽生貴弘, "リカレントニューラルネットワークに基づく高効率データ転送技術," 多値論理研究ノート, pp.15-1-15-6, 2015年9月.
  49. 夏井雅典，鈴木大輔，池田正二，遠藤哲郎，大野英男，羽生貴弘, "MTJ素子を活用した高性能・高信頼VLSI設計技術," 応用物理学会スピントロニクス研究会 2015年11月. (招待)
  50. 菅谷直登，夏井雅典，羽生貴弘, "リカレントニューラルネットワークを用いた高性能誤り訂正符号技術," 第29回多値論理とその応用研究会, pp.67-71, 2016年1月.
  51. 加藤健太郎，夏井雅典，羽生貴弘, "Approximate Computing に基づく脳型LSI の高精度・省電力・省面積実装技術の一考察," 平成28年度電気関係学会東北支部連合大会, p. 1B03, 2016年8月. (情報処理学会東北支部奨励賞 受賞)
  52. 玉越晃, 夏井雅典, 羽生貴弘, "不揮発マイコン向け高速・低電力アナログ/ディジタル変換器の構成," デザインガイア2016 -VLSI設計の新しい大地-, pp.51-56, 2016年11月.
  53. 加藤健太郎，夏井雅典，羽生貴弘, "適切な通信ネットワークのトラフィックを考慮した高機能・低コストエッジプロセッサの構成に関する一考察," 第30回多値論理とその応用研究会, pp.72-76, 2017年1月.
  54. 須田拓樹，夏井雅典，羽生貴弘, "時系列特徴を考慮した脳型計算ベース車載ネットワークセキュリティ技術に関する基礎的検討," LSIとシステムのワークショップ2017 2017年5月.
  55. 須田拓樹，夏井雅典，羽生貴弘, "脳型計算に基づく車載ネットワークの不正侵入検出法," 平成29年度電気関係学会東北支部連合大会, p. 1E02, 2017年8月.
  56. 夏井雅典, "脳型LSIを拓く集積回路・アーキテクチャの展望," VLSI夏の学校「LSI技術者のための人工知能基礎講座」 2017年8月. (招待)
  57. 夏井雅典，須田拓樹，羽生貴弘, "時系列特徴を用いた脳型計算ベース車載ネットワークセキュリティ技術," 多値論理研究ノート, pp.12-1-12-5, 2017年9月.
  58. 加藤健太郎，夏井雅典，羽生貴弘, "時系列特徴を用いたチップ内データ転送エラー訂正手法とその可能性," デザインガイア2017 -VLSI設計の新しい大地- 2017年11月. (電子情報通信学会 集積回路研究会 2017年度研究会優秀若手講演賞 受賞)
  59. 須田拓樹，夏井雅典，羽生貴弘, "脳型計算に基づく非シグネチャ不正侵入検出手法," 第31回多値論理とその応用研究会, pp.51-56, 2018年1月.
  60. 夏井雅典，羽生貴弘, "次世代IoT社会に向けた脳型LSI設計技術," 2018年電子情報通信学会総合大会 2018年3月. (招待)
  61. 千葉智貴，夏井雅典，羽生貴弘, "不揮発量子化ニューラルネットワーク構造に基づく小型・超低消費電力XNOR回路の構成," 平成30年度電気関係学会東北支部連合大会, p. 1E17, 2018年8月. (情報処理学会東北支部奨励賞 受賞)
  62. 千葉智貴，夏井雅典，羽生貴弘, "MTJベースばらつき補正機能を用いた2値化ニューラルネットワーク向け低消費電力・省面積bitcount回路の構成," 第32回多値論理とその応用研究会, pp.100-105, 2019年1月.
  63. Masanori Natsui, "An FPGA-Accelerated Fully Nonvolatile Microcontroller Unit for Sensor-Node Applications in 40nm CMOS/MTJHybrid Technology Achieving 47.14μW Operation at 200MHz," IEEE SSCS Kansai Chapter Technical Seminar 2019年3月. (招待)
  64. 夏井雅典, "An FPGA-Accelerated Fully Nonvolatile Microcontroller Unit for Sensor-Node Applications in 40nm CMOS/MTJ-Hybrid Technology Achieving 47.14μW Operation at 200MHz," 集積回路研究会「メモリ技術と集積回路技術一般」 2019年4月. (招待)
  65. 山岸源征，夏井雅典，羽生貴弘, "非相補抵抗状態検出機能を有する高信頼MTJベース不揮発性フリップフロップの構成," 令和元年度電気関係学会東北支部連合大会 2019年8月.
  66. 千葉智貴，夏井雅典，羽生貴弘, "省エネルギー二値化ニューラルネットワーク向けMTJベース積和演算回路の構成," デザインガイア2019 -VLSI設計の新しい大地-, pp.19-24, 2019年11月. (デザインガイア・ポスター賞 受賞)
  67. 鐘方岑，夏井雅典，羽生貴弘, "不揮発ロジックLSIのパワーゲーティングスイッチ制御技術に関する一検討," デザインガイア2020 -VLSI設計の新しい大地-, pp.6-11, 2020年11月.
  68. 夏井雅典, "Dual-Port Field-Free SOT-MRAM Achieving 90-MHz Read and 60-MHz Write Operations under 55-nm CMOS Technology and 1.2-V Supply Voltage," 集積回路研究会「メモリ技術と集積回路技術一般」 2021年4月. (招待)
  69. 坂本佳介，夏井雅典，羽生貴弘, "パワーゲーティング機能付き不揮発RISC-V CPUの基礎検討," 2021年度電気関係学会東北支部連合大会, p. 2F02, 2021年8月. (電子情報通信学会東北支部学生優秀論文賞 受賞)
  70. 夏井雅典, "K.C.Smith賞受賞時の研究とその後の研究の展望について　～不揮発ロジックインメモリ構造を活用したポストプロセスばらつき補正技術とその応用展開～," 第44回多値論理フォーラム 2021年9月. (招待)
  71. 夏井雅典, "磁気トンネル接合素子を活用した高性能・省エネルギー不揮発LSIの開発," R025先進薄膜界面機能創成委員会 第6回研究会 2021年10月. (招待)
  72. 夏井雅典, "次世代エッジコンピューティングを支える集積回路技術," 電子情報通信学会東北支部学術講演会 2021年11月. (招待)
  73. 鐘方岑，夏井雅典，羽生貴弘, "動作環境適応型パワーゲーティングスイッチ制御技術とその不揮発ロジックLSIへの応用," デザインガイア2021 -VLSI設計の新しい大地-, pp.172-177, 2021年12月.
  74. 鈴木大輔，夏井雅典，羽生貴弘, "スピントロニクス素子ベース不揮発FPGA: 超低消費電力再構成可能ハードウェアプラットフォームへの挑戦," 電子情報通信学会総合大会 2022年3月. (招待)
  75. 鐘方岑，夏井雅典，羽生貴弘, "不揮発LSI向け可変パワーゲーティングスイッチ構造とその動的制御に関する研究," ICD学生・若手研究会 2022年3月.
  76. 坂本佳介，夏井雅典，羽生貴弘, "アクセラレータ制御命令を組み込んだRISC-Vベース省エネルギー不揮発CPUの構成," LSIとシステムのワークショップ2022 2022年5月. (IEEE SSCS Japan Chapter Academic Research Award 受賞)
  77. 酒井楓，夏井雅典，羽生貴弘, "書込みエラー検出機能を有する高信頼不揮発レジスタの構成," 2022年度電気関係学会東北支部連合大会, p. 2D03, 2022年8月.
  78. 浅野健，夏井雅典，羽生貴弘, "ビットエラー耐性を活用した省エネルギーニューラルネットワークの構成に関する基礎的研究," 2022年度電気関係学会東北支部連合大会, p. 2D04, 2022年8月.
  79. 酒井楓，夏井雅典，羽生貴弘, "書込みエラー特性に基づく MTJ ベース不揮発レジスタの制御部最適化に関する一検討," ICD学生・若手研究会 2022年12月. (電子情報通信学会 集積回路研究会 2022年度若手研究会ポスター奨励賞 受賞)
  80. 浅野健，夏井雅典，羽生貴弘, "MTJベース量子化ニューラルネットワークハードウェアの書込みエネルギー削減手法に関する研究 ," ICD学生・若手研究会 2022年12月. (電子情報通信学会 集積回路研究会 2022年度若手研究会ポスター奨励賞 受賞)
  81. 夏井雅典, "不揮発ロジックLSI技術に基づく次世代エッジコンピューティングパラダイムの展望," NV-FPGA Initiative 第4回公開シンポジウム 2023年3月. (招待)
  82. 夏井雅典, "不揮発性ロジックLSI技術に基づく次世代エッジコンピューティングの展望," 集積回路研究会「メモリ技術と集積回路技術一般」 2023年4月. (招待)
  83. 夏井雅典, "次世代IoT社会を拓く不揮発性ロジックLSI技術とその応用展開," 第87回半導体・集積回路技術シンポジウム 2023年8月. (招待)
  84. 渡邉颯音，夏井雅典，羽生貴弘, "高位合成を用いた不揮発AIアクセラレータの高効率設計に関する基礎的研究," 2023年度電気関係学会東北支部連合大会 2023年9月.

　
招待講演（本人登壇分）

  1. M. Natsui and T. Hanyu, "Design methodology towards new-paradigm VLSI computing," 2009 CMOS Emerging Technologies Workshop, 2009.
  2. M. Natsui and T. Hanyu, "MOS/MTJ-Hybird Circuit with Nonvolatile Logic-in-Memory Architecture," Extended Abstracts of 2009 International Conference on Solid State Devices and Materials (SSDM2009), 2009.
  3. M. Natsui, "High-yield VLSI design using emerging functional devices and its impact," 2010 Joint Workshop between Tohoku University and National Tsing Hua University, 2010.
  4. 夏井雅典，羽生貴弘, "不揮発性ロジックインメモリアーキテクチャが拓く新コンピューティングパラダイムの展望," 第58回 応用物理学関係連合講演会, 2011.
  5. 夏井雅典，羽生貴弘, "不揮発性ロジックインメモリアーキテクチャが拓く新概念VLSI設計パラダイム," LSIとシステムのワークショップ2011, 2011.
  6. 夏井雅典，鈴木大輔，池田正二，遠藤哲郎，大野英男，羽生貴弘, "MTJ素子を活用した高性能・高信頼VLSI設計技術," 応用物理学会スピントロニクス研究会, 2015年11月.
  7. M. Natsui, T. Endoh, H. Ohno, and T. Hanyu, "Towards Ultra Low-Power and Highly Dependable VLSI Computing Based on MTJ-Based Nonvolatile Logic-in-Memory Architecture," BIT's 6th Annual World Congress of Nano Science & Technology 2016, p. 358, October 2016.
  8. 夏井雅典, "脳型LSIを拓く集積回路・アーキテクチャの展望," VLSI夏の学校「LSI技術者のための人工知能基礎講座」 2017年8月.
  9. M. Natsui, T. Endoh, H. Ohno, and T. Hanyu, "MTJ-Based Nonvolatile Logic LSI for Ultra Low-Power and Highly Dependable Computing," China Semiconductor Technology International Conference (CSTIC), p. 1-54, March 2018. (invited)
  10. 夏井雅典，羽生貴弘, "次世代IoT社会に向けた脳型LSI設計技術," 2018年電子情報通信学会総合大会 2018年3月.
  11. Masanori Natsui, "An FPGA-Accelerated Fully Nonvolatile Microcontroller Unit for Sensor-Node Applications in 40nm CMOS/MTJHybrid Technology Achieving 47.14μW Operation at 200MHz," IEEE SSCS Kansai Chapter Technical Seminar 2019年3月.
  12. M. Natsui, D. Suzuki, A. Tamakoshi, H. Sato, S. Ikeda, T. Endoh, and T. Hanyu, "Impact of MTJ-Based Nonvolatile Microcontroller LSI for IoT Applications," 5th CIES Technology Forum / DAY 1 International Symposium March 2019.
  13. 夏井雅典, "An FPGA-Accelerated Fully Nonvolatile Microcontroller Unit for Sensor-Node Applications in 40nm CMOS/MTJ-Hybrid Technology Achieving 47.14μW Operation at 200MHz," 集積回路研究会「メモリ技術と集積回路技術一般」 2019年4月.
  14. 夏井雅典, "Dual-Port Field-Free SOT-MRAM Achieving 90-MHz Read and 60-MHz Write Operations under 55-nm CMOS Technology and 1.2-V Supply Voltage," 集積回路研究会「メモリ技術と集積回路技術一般」 2021年4月.
  15. 夏井雅典, "K.C.Smith賞受賞時の研究とその後の研究の展望について　～不揮発ロジックインメモリ構造を活用したポストプロセスばらつき補正技術とその応用展開～," 第44回多値論理フォーラム 2021年9月.
  16. 夏井雅典, "磁気トンネル接合素子を活用した高性能・省エネルギー不揮発LSIの開発," R025先進薄膜界面機能創成委員会 第6回研究会 2021年10月.
  17. 夏井雅典, "次世代エッジコンピューティングを支える集積回路技術," 電子情報通信学会東北支部学術講演会 2021年11月. (招待)
  18. 夏井雅典, "不揮発ロジックLSI技術に基づく次世代エッジコンピューティングパラダイムの展望," NV-FPGA Initiative 第4回公開シンポジウム 2023年3月. (招待)
  19. 夏井雅典, "不揮発性ロジックLSI技術に基づく次世代エッジコンピューティングの展望," 集積回路研究会「メモリ技術と集積回路技術一般」 2023年4月. (招待)
  20. 夏井雅典, "次世代IoT社会を拓く不揮発性ロジックLSI技術とその応用展開," 第87回半導体・集積回路技術シンポジウム 2023年8月. (招待)

　
著書

  1. J. Andrade-Cetto, J-L. Ferrier, J. D. Pereira, J. Filipe (EDT), "Informatics in Control Automation and Robotics : Selected Papers from the International Conference on Informatics in Control Automation and Robotics 2006," Springer 2008.

　
総説・解説

  1. 羽生貴弘，夏井雅典, "スピンを用いた不揮発ロジックの展望," 技術総合誌 OHM, オーム社, 2012.

　
特許

  1. 特願2019-26134, "デバイス及びセンサノード" 2019年2月16日出願.
  2. 特願2018-241191, "不揮発性論理回路" 2018年12月25日出願.
  3. 特開2018-064188, "逐次比較型ＡＤ変換装置" 2016年10月12日出願.
  4. 再表2018/025972, "回路設計支援システム、回路設計支援方法、回路設計支援プログラムおよびそのプログラムを記録したコンピュータ読み取り可能な記録媒体" 2017年8月3日出願.
  5. 特開2018-019197, "逐次比較型ＡＤ変換装置" 2016年7月27日出願.
  6. 特開2017-147009, "磁気抵抗変化型記憶装置及びそのアクセス方法" 2017年8月24日公開.
  7. 再表2015/147016, "抵抗変化型記憶素子のデータ書き込み装置" 2017年04月13日出願.
  8. 特開2015-185181, "不揮発性ラッチ回路" 2015年10月22日公開.
  9. 特開2013-200920, "不揮発機能メモリ装置" 2013年10月03日公開.
  10. 特開2012-190530, "不揮発機能メモリ装置" 2012年10月04日公開.
  11. 特開2008-052023, "多和音の音名と音高推定手法" 2008年3月6日公開.
  12. 再表2008/001779, "基本周波数推定法および音響信号推定システム" 2009年11月26日公開.


研究費

  1. 科研費（特別研究員奨励費）「進化的グラフ生成手法に基づくアナログ・ディジタル混載集積回路設計に関する研究」（日本学術振興会, 代表）, 2002/4～2005/3
  2. 科研費（若手B）「アナログLSIの進化的合成システムの開発に関する研究」（文部科学省, 代表）, 2006/4～2008/3
  3. 科研費（基盤C）「楽音の解析とそのIT社会への応用に関する研究」（日本学術振興会, 分担）, 2007/4～2008/3
  4. 科研費（若手B）「製造ばらつきフリー高信頼多値ＶＬＳＩの系統的設計法の構築」（文部科学省, 代表）, 2009/4～2012/3
  5. 科研費（基盤B）「不揮発性素子を用いたＰＶＴバラつきフリーＶＬＳＩシステムの基盤研究」（日本学術振興会, 分担）, 2010/4～2014/3
  6. 科研費（基盤C）「完全自律誤り訂正VLSI設計技術の構築と脳型LSIシステムへの応用展開」（日本学術振興会, 代表）, 2016/4～2019/3
  7. 科研費（基盤S）「脳型コンピューティング向けダーク・シリコンロジックLSIの基盤技術開発」（日本学術振興会, 分担）, 2016/4～2021/3
  8. 研究助成「脳の知的情報処理ダイナミクスを活用した高性能・高信頼エレクトロニクスシステムの研究開発技術開発」（村田学術振興財団, 代表）, 2016/8～2017/7
  9. 共同研究「次世代IoTプラットフォームを支える知的ネットワークセキュリティ技術」（電気通信研究所, 分担）, 2016/8～2017/3
  10. 科研費（国際共同研究加速基金）「知的環境適応型VLSI基盤技術の構築と高信頼脳型LSIシステムへの応用展開」（日本学術振興会, 代表）, 2017/10～2020/3
  11. 科研費（基盤B）「スピントロニクスベース高性能・省電力・高信頼IoTセンサノードの基盤研究開発」（日本学術振興会, 代表）, 2021/4～2025/3
  12. 科研費（基盤A）「IoT応用向け高速かつ超低消費電力でダイ・ハードなロジックLSI基盤技術の開発」（日本学術振興会, 分担）, 2021/4～2025/3
　
2024/3現在